પાવર સેમિકન્ડક્ટર ઉપકરણોનો વ્યાપકપણે ઉદ્યોગ, વપરાશ, સૈન્ય અને અન્ય ક્ષેત્રોમાં ઉપયોગ થાય છે અને ઉચ્ચ વ્યૂહાત્મક સ્થિતિ ધરાવે છે.ચાલો ચિત્રમાંથી પાવર ઉપકરણોના એકંદર ચિત્ર પર એક નજર કરીએ:
પાવર સેમિકન્ડક્ટર ઉપકરણોને સર્કિટ સિગ્નલોના નિયંત્રણની ડિગ્રી અનુસાર સંપૂર્ણ પ્રકાર, અર્ધ-નિયંત્રિત પ્રકાર અને બિન-નિયંત્રિત પ્રકારમાં વિભાજિત કરી શકાય છે.અથવા ડ્રાઇવિંગ સર્કિટના સંકેત ગુણધર્મો અનુસાર, તેને વોલ્ટેજ-સંચાલિત પ્રકાર, વર્તમાન-સંચાલિત પ્રકાર વગેરેમાં વિભાજિત કરી શકાય છે.
| વર્ગીકરણ | પ્રકાર | ચોક્કસ પાવર સેમિકન્ડક્ટર ઉપકરણો |
| વિદ્યુત સંકેતોની નિયંત્રણક્ષમતા | અર્ધ-નિયંત્રિત પ્રકાર | SCR |
| સંપૂર્ણ નિયંત્રણ | GTO, GTR, MOSFET, IGBT | |
| બેકાબૂ | પાવર ડાયોડ | |
| ડ્રાઇવિંગ સિગ્નલ ગુણધર્મો | વોલ્ટેજ સંચાલિત પ્રકાર | IGBT, MOSFET, SITH |
| વર્તમાન સંચાલિત પ્રકાર | SCR, GTO, GTR | |
| અસરકારક સિગ્નલ વેવફોર્મ | પલ્સ ટ્રિગર પ્રકાર | SCR, GTO |
| ઇલેક્ટ્રોનિક નિયંત્રણ પ્રકાર | GTR, MOSFET, IGBT | |
| પરિસ્થિતિ કે જેમાં વર્તમાન વહન કરતા ઇલેક્ટ્રોન ભાગ લે છે | દ્વિધ્રુવી ઉપકરણ | પાવર ડાયોડ,SCR,GTO,GTR,BSIT,BJT |
| યુનિપોલર ઉપકરણ | MOSFET, SIT | |
| સંયુક્ત ઉપકરણ | MCT, IGBT, SITH અને IGCT |
વિવિધ પાવર સેમિકન્ડક્ટર ઉપકરણોમાં વોલ્ટેજ, વર્તમાન ક્ષમતા, અવબાધ ક્ષમતા અને કદ જેવી વિવિધ લાક્ષણિકતાઓ હોય છે.વાસ્તવિક ઉપયોગમાં, વિવિધ ક્ષેત્રો અને જરૂરિયાતો અનુસાર યોગ્ય ઉપકરણો પસંદ કરવાની જરૂર છે.
સેમિકન્ડક્ટર ઉદ્યોગ તેના જન્મથી ત્રણ પેઢીના ભૌતિક ફેરફારોમાંથી પસાર થયો છે.અત્યાર સુધી, Si દ્વારા રજૂ કરાયેલ પ્રથમ સેમિકન્ડક્ટર સામગ્રી હજુ પણ મુખ્યત્વે પાવર સેમિકન્ડક્ટર ઉપકરણોના ક્ષેત્રમાં વપરાય છે.
| સેમિકન્ડક્ટર સામગ્રી | બેન્ડ ગેપ (eV) | ગલનબિંદુ(K) | મુખ્ય એપ્લિકેશન | |
| 1લી પેઢીની સેમિકન્ડક્ટર સામગ્રી | Ge | 1.1 | 1221 | નીચા વોલ્ટેજ, ઓછી આવર્તન, મધ્યમ પાવર ટ્રાન્ઝિસ્ટર, ફોટોડિટેક્ટર |
| 2જી પેઢીની સેમિકન્ડક્ટર સામગ્રી | Si | 0.7 | 1687 | |
| 3જી પેઢીની સેમિકન્ડક્ટર સામગ્રી | GaAs | 1.4 | 1511 | માઇક્રોવેવ, મિલિમીટર તરંગ ઉપકરણો, પ્રકાશ ઉત્સર્જન કરતા ઉપકરણો |
| SiC | 3.05 | 2826 | 1. ઉચ્ચ-તાપમાન, ઉચ્ચ-આવર્તન, રેડિયેશન-પ્રતિરોધક ઉચ્ચ-શક્તિ ઉપકરણો 2. વાદળી, ગ્રેડ, વાયોલેટ લાઇટ-એમિટિંગ ડાયોડ્સ, સેમિકન્ડક્ટર લેસરો | |
| ગાન | 3.4 | 1973 | ||
| AIN | 6.2 | 2470 | ||
| C | 5.5 | 3800 | ||
| ZnO | 3.37 | 2248 | ||
અર્ધ-નિયંત્રિત અને સંપૂર્ણ નિયંત્રિત પાવર ઉપકરણોની લાક્ષણિકતાઓનો સારાંશ આપો:
| ઉપકરણ પ્રકાર | SCR | જીટીઆર | MOSFET | IGBT |
| નિયંત્રણ પ્રકાર | પલ્સ ટ્રિગર | વર્તમાન નિયંત્રણ | વોલ્ટેજ નિયંત્રણ | ફિલ્મ કેન્દ્ર |
| સ્વ-શટઓફ લાઇન | કોમ્યુટેશન શટડાઉન | સ્વ-શટડાઉન ઉપકરણ | સ્વ-શટડાઉન ઉપકરણ | સ્વ-શટડાઉન ઉપકરણ |
| કામ કરવાની આવર્તન | ~1khz | ~30khz | 20khz-Mhz | ~40khz |
| ડ્રાઇવિંગ પાવર | નાનું | મોટું | નાનું | નાનું |
| સ્વિચિંગ નુકસાન | મોટું | મોટું | મોટું | મોટું |
| વહન નુકશાન | નાનું | નાનું | મોટું | નાનું |
| વોલ્ટેજ અને વર્તમાન સ્તર | 最大 | મોટું | ન્યૂનતમ | વધુ |
| લાક્ષણિક કાર્યક્રમો | મધ્યમ આવર્તન ઇન્ડક્શન હીટિંગ | યુપીએસ ફ્રીક્વન્સી કન્વર્ટર | સ્વિચિંગ પાવર સપ્લાય | યુપીએસ ફ્રીક્વન્સી કન્વર્ટર |
| કિંમત | સૌથી નીચું | નીચેનું | વચ્ચે | સૌથી મોંઘુ |
| વહન મોડ્યુલેશન અસર | પાસે | પાસે | કોઈ નહીં | પાસે |
MOSFET ને જાણો
MOSFET માં ઉચ્ચ ઇનપુટ અવરોધ, ઓછો અવાજ અને સારી થર્મલ સ્થિરતા છે;તે એક સરળ ઉત્પાદન પ્રક્રિયા અને મજબૂત રેડિયેશન ધરાવે છે, તેથી તે સામાન્ય રીતે એમ્પ્લીફાયર સર્કિટ અથવા સ્વિચિંગ સર્કિટમાં વપરાય છે;
(1) મુખ્ય પસંદગીના પરિમાણો: ડ્રેઇન-સોર્સ વોલ્ટેજ VDS (વોલ્ટેજનો સામનો કરવો), ID સતત લિકેજ વર્તમાન, RDS(ચાલુ) ઓન-રેઝિસ્ટન્સ, Ciss ઇનપુટ કેપેસીટન્સ (જંકશન કેપેસીટન્સ), ગુણવત્તા પરિબળ FOM=Ron*Qg, વગેરે.
(2) વિવિધ પ્રક્રિયાઓ અનુસાર, તે TrenchMOS માં વહેંચાયેલું છે: ટ્રેન્ચ MOSFET, મુખ્યત્વે 100V ની અંદર નીચા વોલ્ટેજ ક્ષેત્રમાં;SGT (સ્પ્લિટ ગેટ) MOSFET: સ્પ્લિટ ગેટ MOSFET, મુખ્યત્વે 200V ની અંદર મધ્યમ અને નીચા વોલ્ટેજ ક્ષેત્રમાં;SJ MOSFET: સુપર જંકશન MOSFET, મુખ્યત્વે ઉચ્ચ વોલ્ટેજ ક્ષેત્રમાં 600-800V;
સ્વિચિંગ પાવર સપ્લાયમાં, જેમ કે ઓપન-ડ્રેન સર્કિટ, ડ્રેઇન અકબંધ લોડ સાથે જોડાયેલ છે, જેને ઓપન-ડ્રેન કહેવામાં આવે છે.ઓપન-ડ્રેન સર્કિટમાં, લોડ કનેક્ટેડ હોય તેટલું ઊંચું વોલ્ટેજ હોય, લોડ પ્રવાહ ચાલુ અને બંધ કરી શકાય છે.તે એક આદર્શ એનાલોગ સ્વિચિંગ ઉપકરણ છે.સ્વિચિંગ ડિવાઇસ તરીકે આ MOSFET નો સિદ્ધાંત છે.
બજારહિસ્સાના સંદર્ભમાં, MOSFETs લગભગ તમામ મોટા આંતરરાષ્ટ્રીય ઉત્પાદકોના હાથમાં કેન્દ્રિત છે.તેમાંથી, Infineon એ 2015 માં IR (અમેરિકન ઇન્ટરનેશનલ રેક્ટિફાયર કંપની) હસ્તગત કરી અને ઉદ્યોગ અગ્રણી બની.ON સેમિકન્ડક્ટરે સપ્ટેમ્બર 2016માં ફેરચાઈલ્ડ સેમિકન્ડક્ટરનું સંપાદન પણ પૂર્ણ કર્યું. , બજારનો હિસ્સો બીજા સ્થાને પહોંચ્યો અને પછી વેચાણ રેન્કિંગ રેનેસાસ, તોશિબા, IWC, ST, Vishay, Anshi, Magna, વગેરે હતા;
મેઇનસ્ટ્રીમ MOSFET બ્રાન્ડ્સ ઘણી શ્રેણીઓમાં વહેંચાયેલી છે: અમેરિકન, જાપાનીઝ અને કોરિયન.
અમેરિકન શ્રેણી: Infineon, IR, Fairchild, ON સેમિકન્ડક્ટર, ST, TI, PI, AOS, વગેરે;
જાપાનીઝ: તોશિબા, રેનેસાસ, ROHM, વગેરે;
કોરિયન શ્રેણી: Magna, KEC, AUK, Morina Hiroshi, Shinan, KIA
MOSFET પેકેજ શ્રેણીઓ
જે રીતે તે PCB બોર્ડ પર ઇન્સ્ટોલ કરેલું છે તે મુજબ, MOSFET પેકેજોના બે મુખ્ય પ્રકાર છે: પ્લગ-ઇન (થ્રુ હોલ) અને સરફેસ માઉન્ટ (સરફેસ માઉન્ટ).ના
પ્લગ-ઇન પ્રકારનો અર્થ એ છે કે MOSFET ના પિન PCB બોર્ડના માઉન્ટિંગ છિદ્રોમાંથી પસાર થાય છે અને PCB બોર્ડમાં વેલ્ડિંગ કરવામાં આવે છે.સામાન્ય પ્લગ-ઇન પેકેજોમાં સમાવેશ થાય છે: ડ્યુઅલ ઇન-લાઇન પેકેજ (DIP), ટ્રાન્ઝિસ્ટર આઉટલાઇન પેકેજ (TO), અને પિન ગ્રીડ એરે પેકેજ (PGA).
પ્લગ-ઇન પેકેજિંગ
સરફેસ માઉન્ટિંગ એ છે જ્યાં MOSFET પિન અને હીટ ડિસીપેશન ફ્લેંજને PCB બોર્ડની સપાટી પરના પેડ્સ પર વેલ્ડ કરવામાં આવે છે.સામાન્ય સરફેસ માઉન્ટ પેકેજોમાં નીચેનાનો સમાવેશ થાય છે: ટ્રાન્ઝિસ્ટર આઉટલાઈન (D-PAK), સ્મોલ આઉટલાઈન ટ્રાન્ઝિસ્ટર (SOT), સ્મોલ આઉટલાઈન પેકેજ (SOP), ક્વાડ ફ્લેટ પેકેજ (QFP), પ્લાસ્ટિક લીડ્ડ ચિપ કેરિયર (PLCC), વગેરે.
સપાટી માઉન્ટ પેકેજ
ટેક્નોલોજીના વિકાસ સાથે, પીસીબી બોર્ડ જેમ કે મધરબોર્ડ અને ગ્રાફિક્સ કાર્ડ હાલમાં ઓછા અને ઓછા ડાયરેક્ટ પ્લગ-ઇન પેકેજિંગનો ઉપયોગ કરે છે અને વધુ સપાટી માઉન્ટ પેકેજિંગનો ઉપયોગ થાય છે.
1. ડ્યુઅલ ઇન-લાઇન પેકેજ (DIP)
ડીઆઈપી પેકેજમાં પીનની બે પંક્તિઓ છે અને તેને ડીઆઈપી સ્ટ્રક્ચર સાથે ચિપ સોકેટમાં દાખલ કરવાની જરૂર છે.તેની વ્યુત્પત્તિ પદ્ધતિ SDIP (સંકો ડીઆઈપી) છે, જે સંકોચો ડબલ-ઇન-લાઇન પેકેજ છે.પીનની ઘનતા DIP કરતા 6 ગણી વધારે છે.
ડીઆઈપી પેકેજીંગ સ્ટ્રક્ચરમાં નીચેનાનો સમાવેશ થાય છે: મલ્ટિ-લેયર સિરામિક ડ્યુઅલ-ઇન-લાઇન ડીઆઇપી, સિંગલ-લેયર સિરામિક ડ્યુઅલ-ઇન-લાઇન ડીઆઇપી, લીડ ફ્રેમ ડીઆઇપી (ગ્લાસ-સિરામિક સીલિંગ પ્રકાર, પ્લાસ્ટિક એન્કેપ્સ્યુલેશન સ્ટ્રક્ચર પ્રકાર, સિરામિક લો-મેલ્ટિંગ ગ્લાસ એન્કેપ્સ્યુલેશન સહિત) ટાઈપ) વગેરે. ડીઆઈપી પેકેજીંગની ખાસિયત એ છે કે તે પીસીબી બોર્ડના થ્રુ-હોલ વેલ્ડીંગને સરળતાથી સમજી શકે છે અને મધરબોર્ડ સાથે સારી સુસંગતતા ધરાવે છે.
જો કે, કારણ કે તેનો પેકેજિંગ વિસ્તાર અને જાડાઈ પ્રમાણમાં મોટી છે, અને પ્લગિંગ અને અનપ્લગિંગ પ્રક્રિયા દરમિયાન પિન સરળતાથી નુકસાન પામે છે, વિશ્વસનીયતા નબળી છે.તે જ સમયે, પ્રક્રિયાના પ્રભાવને લીધે, પિનની સંખ્યા સામાન્ય રીતે 100 થી વધુ હોતી નથી. તેથી, ઇલેક્ટ્રોનિક ઉદ્યોગના ઉચ્ચ એકીકરણની પ્રક્રિયામાં, ડીઆઈપી પેકેજિંગ ધીમે ધીમે ઇતિહાસના તબક્કામાંથી પાછું ખેંચી લીધું છે.
2. ટ્રાન્ઝિસ્ટર આઉટલાઇન પેકેજ (TO)
પ્રારંભિક પેકેજિંગ વિશિષ્ટતાઓ, જેમ કે TO-3P, TO-247, TO-92, TO-92L, TO-220, TO-220F, TO-251, વગેરે તમામ પ્લગ-ઇન પેકેજિંગ ડિઝાઇન છે.
TO-3P/247: તે મધ્યમ-ઉચ્ચ વોલ્ટેજ અને ઉચ્ચ-વર્તમાન MOSFETs માટે સામાન્ય રીતે ઉપયોગમાં લેવાતું પેકેજિંગ સ્વરૂપ છે.ઉત્પાદનમાં ઉચ્ચ પ્રતિકારક વોલ્ટેજ અને મજબૂત બ્રેકડાઉન પ્રતિકારની લાક્ષણિકતાઓ છે.ના
TO-220/220F: TO-220F સંપૂર્ણપણે પ્લાસ્ટિક પેકેજ છે, અને તેને રેડિયેટર પર ઇન્સ્ટોલ કરતી વખતે ઇન્સ્યુલેટીંગ પેડ ઉમેરવાની જરૂર નથી;TO-220 માં મધ્યમ પિન સાથે જોડાયેલ મેટલ શીટ છે, અને રેડિયેટર ઇન્સ્ટોલ કરતી વખતે ઇન્સ્યુલેટીંગ પેડ જરૂરી છે.આ બે પેકેજ શૈલીઓના MOSFETs સમાન દેખાવ ધરાવે છે અને એકબીજાના બદલે વાપરી શકાય છે.ના
TO-251: આ પેકેજ્ડ પ્રોડક્ટનો ઉપયોગ મુખ્યત્વે ખર્ચ ઘટાડવા અને ઉત્પાદનનું કદ ઘટાડવા માટે થાય છે.તે મુખ્યત્વે 60A ની નીચે મધ્યમ વોલ્ટેજ અને ઉચ્ચ પ્રવાહ અને 7N ની નીચે ઉચ્ચ વોલ્ટેજવાળા વાતાવરણમાં વપરાય છે.ના
TO-92: ખર્ચ ઘટાડવા માટે આ પેકેજનો ઉપયોગ માત્ર લો-વોલ્ટેજ MOSFET (વર્તમાન 10A નીચે, 60V ની નીચેના વોલ્ટેજનો સામનો કરે છે) અને ઉચ્ચ-વોલ્ટેજ 1N60/65 માટે થાય છે.
તાજેતરના વર્ષોમાં, પ્લગ-ઇન પેકેજિંગ પ્રક્રિયાના ઊંચા વેલ્ડિંગ ખર્ચ અને પેચ-પ્રકારના ઉત્પાદનો માટે હલકી ગુણવત્તાવાળા હીટ ડિસીપેશન કામગીરીને કારણે, સપાટી માઉન્ટ માર્કેટમાં માંગ સતત વધી રહી છે, જેના કારણે TO પેકેજિંગના વિકાસમાં પણ વધારો થયો છે. સપાટી માઉન્ટ પેકેજિંગમાં.
TO-252 (જેને D-PAK પણ કહેવાય છે) અને TO-263 (D2PAK) બંને સરફેસ માઉન્ટ પેકેજ છે..
TO પેકેજ ઉત્પાદન દેખાવ
TO252/D-PAK એ પ્લાસ્ટિક ચિપ પેકેજ છે, જે સામાન્ય રીતે પાવર ટ્રાન્ઝિસ્ટર અને વોલ્ટેજ સ્ટેબિલાઈઝિંગ ચિપ્સના પેકેજિંગ માટે વપરાય છે.તે વર્તમાન મુખ્ય પ્રવાહના પેકેજોમાંનું એક છે.આ પેકેજિંગ પદ્ધતિનો ઉપયોગ કરતી MOSFETમાં ત્રણ ઇલેક્ટ્રોડ, ગેટ (G), ડ્રેઇન (D) અને સ્ત્રોત (S) છે.ડ્રેઇન (ડી) પિન કાપી નાખવામાં આવે છે અને તેનો ઉપયોગ થતો નથી.તેના બદલે, પીઠ પરના હીટ સિંકનો ઉપયોગ ડ્રેઇન (ડી) તરીકે થાય છે, જે સીધા જ PCB સાથે વેલ્ડિંગ થાય છે.એક તરફ, તેનો ઉપયોગ મોટા પ્રવાહોને આઉટપુટ કરવા માટે થાય છે, અને બીજી તરફ, તે પીસીબી દ્વારા ગરમીને વિખેરી નાખે છે.તેથી, PCB પર ત્રણ D-PAK પેડ છે, અને ડ્રેઇન (D) પેડ મોટા છે.તેના પેકેજીંગ સ્પષ્ટીકરણો નીચે મુજબ છે:
TO-252/D-PAK પેકેજ માપ સ્પષ્ટીકરણો
TO-263 એ TO-220 નું એક પ્રકાર છે.તે મુખ્યત્વે ઉત્પાદન કાર્યક્ષમતા અને ગરમીના વિસર્જનને સુધારવા માટે રચાયેલ છે.તે અત્યંત ઉચ્ચ પ્રવાહ અને વોલ્ટેજને સપોર્ટ કરે છે.તે 150A ની નીચે અને 30V ઉપરના મધ્યમ-વોલ્ટેજ ઉચ્ચ-વર્તમાન MOSFET માં વધુ સામાન્ય છે.D2PAK (TO-263AB) ઉપરાંત, તેમાં TO263-2, TO263-3, TO263-5, TO263-7 અને અન્ય શૈલીઓનો પણ સમાવેશ થાય છે, જે TO-263ને ગૌણ છે, મુખ્યત્વે પિનની વિવિધ સંખ્યા અને અંતરને કારણે .
TO-263/D2PAK પેકેજ કદ સ્પષ્ટીકરણs
3. પિન ગ્રીડ એરે પેકેજ (PGA)
PGA (Pin Grid Array Package) ચિપની અંદર અને બહાર બહુવિધ ચોરસ એરે પિન છે.દરેક ચોરસ એરે પિન ચિપની આસપાસ ચોક્કસ અંતરે ગોઠવાયેલ છે.પિનની સંખ્યાના આધારે, તેને 2 થી 5 વર્તુળોમાં બનાવી શકાય છે.ઇન્સ્ટોલેશન દરમિયાન, ફક્ત વિશિષ્ટ PGA સોકેટમાં ચિપ દાખલ કરો.તે સરળ પ્લગિંગ અને અનપ્લગિંગ અને ઉચ્ચ વિશ્વસનીયતાના ફાયદા ધરાવે છે, અને ઉચ્ચ ફ્રીક્વન્સીઝને અનુકૂલિત કરી શકે છે.
PGA પેકેજ શૈલી
તેના મોટાભાગના ચિપ સબસ્ટ્રેટ સિરામિક સામગ્રીના બનેલા છે, અને કેટલાક સબસ્ટ્રેટ તરીકે વિશિષ્ટ પ્લાસ્ટિક રેઝિનનો ઉપયોગ કરે છે.ટેક્નોલોજીના સંદર્ભમાં, પિન સેન્ટરનું અંતર સામાન્ય રીતે 2.54mm હોય છે અને પિનની સંખ્યા 64 થી 447 સુધીની હોય છે. આ પ્રકારના પેકેજિંગની લાક્ષણિકતા એ છે કે પેકેજિંગ વિસ્તાર (વોલ્યુમ) જેટલો નાનો હોય છે, તેટલો પાવર વપરાશ (પ્રદર્શન) ઓછું હોય છે. ) તે ટકી શકે છે, અને ઊલટું.ચિપ્સની આ પેકેજિંગ શૈલી શરૂઆતના દિવસોમાં વધુ સામાન્ય હતી, અને તેનો ઉપયોગ મોટાભાગે CPUs જેવા ઉચ્ચ-પાવર વપરાશ ઉત્પાદનોના પેકેજિંગ માટે થતો હતો.ઉદાહરણ તરીકે, ઇન્ટેલની 80486 અને પેન્ટિયમ તમામ આ પેકેજિંગ શૈલીનો ઉપયોગ કરે છે;તે MOSFET ઉત્પાદકો દ્વારા વ્યાપકપણે અપનાવવામાં આવતું નથી.
4. સ્મોલ આઉટલાઇન ટ્રાન્ઝિસ્ટર પેકેજ (SOT)
SOT (સ્મોલ આઉટ-લાઇન ટ્રાન્ઝિસ્ટર) એ પેચ પ્રકારનું નાનું પાવર ટ્રાન્ઝિસ્ટર પેકેજ છે, જેમાં મુખ્યત્વે SOT23, SOT89, SOT143, SOT25 (એટલે કે SOT23-5), વગેરેનો સમાવેશ થાય છે. SOT323, SOT363/SOT26 (એટલે કે SOT23-6) અને અન્ય પ્રકારો વ્યુત્પન્ન, જે TO પેકેજો કરતા કદમાં નાનું છે.
SOT પેકેજ પ્રકાર
SOT23 એ ત્રણ વિંગ-આકારની પિન સાથેનું સામાન્ય રીતે વપરાતું ટ્રાન્ઝિસ્ટર પેકેજ છે, જેમ કે કલેક્ટર, એમિટર અને બેઝ, જે ઘટકની લાંબી બાજુની બંને બાજુઓ પર સૂચિબદ્ધ છે.તેમાંથી, ઉત્સર્જક અને આધાર સમાન બાજુ પર છે.તેઓ લો-પાવર ટ્રાન્ઝિસ્ટર, ફિલ્ડ ઇફેક્ટ ટ્રાન્ઝિસ્ટર અને રેઝિસ્ટર નેટવર્કવાળા સંયુક્ત ટ્રાન્ઝિસ્ટરમાં સામાન્ય છે.તેમની પાસે સારી તાકાત છે પરંતુ નબળી સોલ્ડરેબિલિટી છે.દેખાવ નીચે આકૃતિ (a) માં બતાવવામાં આવ્યો છે.
SOT89 પાસે ટ્રાન્ઝિસ્ટરની એક બાજુએ વિતરિત ત્રણ ટૂંકી પિન છે.બીજી બાજુ હીટ ડિસીપેશન ક્ષમતા વધારવા માટે બેઝ સાથે જોડાયેલ મેટલ હીટ સિંક છે.તે સિલિકોન પાવર સપાટી માઉન્ટ ટ્રાન્ઝિસ્ટરમાં સામાન્ય છે અને ઉચ્ચ પાવર એપ્લિકેશન માટે યોગ્ય છે.દેખાવ નીચે આકૃતિ (b) માં બતાવવામાં આવ્યો છે.ના
SOT143 પાસે ચાર ટૂંકી પાંખના આકારની પિન છે, જે બંને બાજુથી બહાર લાવવામાં આવે છે.પિનનો વિશાળ છેડો કલેક્ટર છે.ઉચ્ચ-આવર્તન ટ્રાંઝિસ્ટર્સમાં આ પ્રકારનું પેકેજ સામાન્ય છે, અને તેનો દેખાવ નીચેની આકૃતિ (c) માં બતાવવામાં આવ્યો છે.ના
SOT252 એ એક હાઇ-પાવર ટ્રાન્ઝિસ્ટર છે જેમાં ત્રણ પિન એક બાજુથી આગળ વધે છે અને વચ્ચેની પિન ટૂંકી છે અને તે કલેક્ટર છે.બીજા છેડે મોટી પિન સાથે જોડો, જે ગરમીના વિસર્જન માટે તાંબાની શીટ છે, અને તેનો દેખાવ નીચેની આકૃતિ (d) માં બતાવ્યા પ્રમાણે છે.
સામાન્ય SOT પેકેજ દેખાવ સરખામણી
ચાર-ટર્મિનલ SOT-89 MOSFET નો ઉપયોગ સામાન્ય રીતે મધરબોર્ડ પર થાય છે.તેની વિશિષ્ટતાઓ અને પરિમાણો નીચે મુજબ છે:
SOT-89 MOSFET માપ સ્પષ્ટીકરણો (એકમ: mm)
5. નાનું આઉટલાઇન પેકેજ (SOP)
SOP (સ્મોલ આઉટ-લાઇન પેકેજ) એ સરફેસ માઉન્ટ પેકેજમાંનું એક છે, જેને SOL અથવા DFP પણ કહેવાય છે.પીન પેકેજની બંને બાજુથી સીગલ પાંખના આકાર (L આકાર)માં દોરવામાં આવે છે.સામગ્રી પ્લાસ્ટિક અને સિરામિક છે.SOP પેકેજિંગ ધોરણોમાં SOP-8, SOP-16, SOP-20, SOP-28, વગેરેનો સમાવેશ થાય છે. SOP પછીનો નંબર પિનની સંખ્યા દર્શાવે છે.મોટાભાગના MOSFET SOP પેકેજો SOP-8 સ્પષ્ટીકરણો અપનાવે છે.ઉદ્યોગ ઘણીવાર "P" ને છોડી દે છે અને તેને SO (સ્મોલ આઉટ-લાઇન) તરીકે સંક્ષિપ્ત કરે છે.
SOP-8 પેકેજ કદ
SO-8 સૌપ્રથમ ફિલિપ કંપની દ્વારા વિકસાવવામાં આવ્યું હતું.તે પ્લાસ્ટિકમાં પેક કરવામાં આવે છે, તેમાં કોઈ હીટ ડિસિપેશન બોટમ પ્લેટ નથી, અને તે નબળી ગરમી ડિસિપેશન ધરાવે છે.તે સામાન્ય રીતે ઓછી શક્તિવાળા MOSFETs માટે વપરાય છે.પાછળથી, TSOP (થિન સ્મોલ આઉટલાઇન પેકેજ), VSOP (ખૂબ જ નાનું આઉટલાઇન પેકેજ), SSOP (Shrink SOP), TSSOP (પાતળું સંકોચો SOP), વગેરે જેવા પ્રમાણભૂત સ્પષ્ટીકરણો ધીમે ધીમે પ્રાપ્ત થયા;તેમાંથી, TSOP અને TSSOP નો સામાન્ય રીતે MOSFET પેકેજિંગમાં ઉપયોગ થાય છે.
SOP વ્યુત્પન્ન વિશિષ્ટતાઓ સામાન્ય રીતે MOSFETs માટે વપરાય છે
6. ક્વાડ ફ્લેટ પેકેજ (QFP)
QFP (પ્લાસ્ટિક ક્વાડ ફ્લેટ પેકેજ) પેકેજમાં ચિપ પિન વચ્ચેનું અંતર ખૂબ જ નાનું છે અને પિન ખૂબ જ પાતળી છે.તે સામાન્ય રીતે મોટા પાયે અથવા અલ્ટ્રા-લાર્જ ઇન્ટિગ્રેટેડ સર્કિટ્સમાં વપરાય છે, અને પિનની સંખ્યા સામાન્ય રીતે 100 કરતાં વધુ હોય છે. આ ફોર્મમાં પેક કરેલી ચિપ્સે મધરબોર્ડ પર ચિપને સોલ્ડર કરવા માટે SMT સપાટી માઉન્ટિંગ તકનીકનો ઉપયોગ કરવો આવશ્યક છે.આ પેકેજિંગ પદ્ધતિમાં ચાર મુખ્ય લાક્ષણિકતાઓ છે: ① PCB સર્કિટ બોર્ડ પર વાયરિંગ ઇન્સ્ટોલ કરવા માટે તે SMD સપાટી માઉન્ટિંગ ટેક્નોલોજી માટે યોગ્ય છે;② તે ઉચ્ચ-આવર્તન ઉપયોગ માટે યોગ્ય છે;③ તે ચલાવવા માટે સરળ છે અને ઉચ્ચ વિશ્વસનીયતા ધરાવે છે;④ ચિપ વિસ્તાર અને પેકેજિંગ વિસ્તાર વચ્ચેનો ગુણોત્તર નાનો છે.PGA પેકેજિંગ પદ્ધતિની જેમ, આ પેકેજિંગ પદ્ધતિ ચિપને પ્લાસ્ટિકના પેકેજમાં લપેટી દે છે અને જ્યારે ચિપ સમયસર કામ કરતી હોય ત્યારે ઉત્પન્ન થતી ગરમીને દૂર કરી શકતી નથી.તે MOSFET પ્રદર્શનના સુધારણાને પ્રતિબંધિત કરે છે;અને પ્લાસ્ટિક પેકેજિંગ પોતે જ ઉપકરણના કદમાં વધારો કરે છે, જે પ્રકાશ, પાતળા, ટૂંકા અને નાના હોવાની દિશામાં સેમિકન્ડક્ટર્સના વિકાસ માટેની જરૂરિયાતોને પૂર્ણ કરતું નથી.વધુમાં, આ પ્રકારની પેકેજિંગ પદ્ધતિ સિંગલ ચિપ પર આધારિત છે, જેમાં ઓછી ઉત્પાદન કાર્યક્ષમતા અને ઉચ્ચ પેકેજિંગ ખર્ચની સમસ્યાઓ છે.તેથી, QFP એ માઇક્રોપ્રોસેસર્સ/ગેટ એરે જેવા ડિજિટલ લોજિક LSI સર્કિટમાં ઉપયોગ માટે વધુ યોગ્ય છે અને VTR સિગ્નલ પ્રોસેસિંગ અને ઑડિયો સિગ્નલ પ્રોસેસિંગ જેવા એનાલોગ LSI સર્કિટ ઉત્પાદનોના પેકેજિંગ માટે પણ યોગ્ય છે.
7, ક્વાડ ફ્લેટ પૅકેજ જેમાં કોઈ લીડ નથી (QFN)
QFN (ક્વાડ ફ્લેટ નોન-લીડેડ પેકેજ) પેકેજ ચારે બાજુઓ પર ઇલેક્ટ્રોડ સંપર્કોથી સજ્જ છે.ત્યાં કોઈ લીડ્સ ન હોવાથી, માઉન્ટ કરવાનું ક્ષેત્ર QFP કરતાં નાનું છે અને ઊંચાઈ QFP કરતાં ઓછી છે.તેમાંથી, સિરામિક ક્યુએફએનને એલસીસી (લીડલેસ ચિપ કેરિયર્સ) પણ કહેવામાં આવે છે, અને ગ્લાસ ઇપોક્સી રેઝિન પ્રિન્ટેડ સબસ્ટ્રેટ બેઝ મટિરિયલનો ઉપયોગ કરીને ઓછી કિંમતના પ્લાસ્ટિક ક્યુએફએનને પ્લાસ્ટિક એલસીસી, પીસીએલસી, પી-એલસીસી, વગેરે કહેવામાં આવે છે. તે ઉભરતી સપાટી માઉન્ટ ચિપ પેકેજિંગ છે. નાના પેડ કદ, નાના વોલ્યુમ અને સીલિંગ સામગ્રી તરીકે પ્લાસ્ટિક સાથેની તકનીક.QFN નો ઉપયોગ મુખ્યત્વે સંકલિત સર્કિટ પેકેજિંગ માટે થાય છે, અને MOSFET નો ઉપયોગ કરવામાં આવશે નહીં.જો કે, કારણ કે ઇન્ટેલે એક સંકલિત ડ્રાઇવર અને MOSFET સોલ્યુશનનો પ્રસ્તાવ મૂક્યો હતો, તેણે QFN-56 પેકેજમાં DrMOS લોન્ચ કર્યું હતું ("56" એ ચિપની પાછળની 56 કનેક્શન પિનનો સંદર્ભ આપે છે).
એ નોંધવું જોઇએ કે QFN પેકેજમાં અલ્ટ્રા-થિન સ્મોલ આઉટલાઇન પેકેજ (TSSOP) જેવું જ બાહ્ય લીડ કન્ફિગરેશન છે, પરંતુ તેનું કદ TSSOP કરતાં 62% નાનું છે.ક્યુએફએન મોડેલિંગ ડેટા અનુસાર, તેનું થર્મલ પ્રદર્શન TSSOP પેકેજિંગ કરતા 55% વધારે છે, અને તેનું વિદ્યુત પ્રદર્શન (ઇન્ડક્ટન્સ અને કેપેસીટન્સ) અનુક્રમે TSSOP પેકેજિંગ કરતા 60% અને 30% વધારે છે.સૌથી મોટો ગેરલાભ એ છે કે તેનું સમારકામ કરવું મુશ્કેલ છે.
QFN-56 પેકેજમાં DrMOS
પરંપરાગત અલગ ડીસી/ડીસી સ્ટેપ-ડાઉન સ્વિચિંગ પાવર સપ્લાય ઉચ્ચ પાવર ડેન્સિટી માટેની જરૂરિયાતોને પૂર્ણ કરી શકતા નથી, ન તો તેઓ ઉચ્ચ સ્વિચિંગ ફ્રીક્વન્સીઝ પર પરોપજીવી પરિમાણ અસરોની સમસ્યાને હલ કરી શકે છે.ટેક્નોલોજીની નવીનતા અને પ્રગતિ સાથે, મલ્ટિ-ચિપ મોડ્યુલ્સ બનાવવા માટે ડ્રાઇવરો અને MOSFET ને એકીકૃત કરવાનું વાસ્તવિકતા બની ગયું છે.આ એકીકરણ પદ્ધતિ નોંધપાત્ર જગ્યા બચાવી શકે છે અને પાવર વપરાશ ઘનતા વધારી શકે છે.ડ્રાઇવરો અને MOSFET ના ઑપ્ટિમાઇઝેશન દ્વારા, તે વાસ્તવિકતા બની ગયું છે.પાવર કાર્યક્ષમતા અને ઉચ્ચ-ગુણવત્તાવાળા ડીસી કરંટ, આ DrMOS ઈન્ટિગ્રેટેડ ડ્રાઈવર IC છે.
રેનેસાસ 2જી પેઢીના DrMOS
QFN-56 લીડલેસ પેકેજ DrMOS થર્મલ ઇમ્પિડન્સને ખૂબ જ ઓછું બનાવે છે;આંતરિક વાયર બોન્ડિંગ અને કોપર ક્લિપ ડિઝાઇન સાથે, બાહ્ય PCB વાયરિંગને ઘટાડી શકાય છે, જેનાથી ઇન્ડક્ટન્સ અને પ્રતિકાર ઘટે છે.વધુમાં, ઉપયોગમાં લેવાતી ડીપ-ચેનલ સિલિકોન MOSFET પ્રક્રિયા પણ વહન, સ્વિચિંગ અને ગેટ ચાર્જ નુકસાનને નોંધપાત્ર રીતે ઘટાડી શકે છે;તે વિવિધ નિયંત્રકો સાથે સુસંગત છે, વિવિધ ઓપરેટિંગ મોડ્સ પ્રાપ્ત કરી શકે છે, અને સક્રિય તબક્કા રૂપાંતર મોડ APS (ઓટો ફેઝ સ્વિચિંગ) ને સપોર્ટ કરે છે.QFN પેકેજિંગ ઉપરાંત, દ્વિપક્ષીય ફ્લેટ નો-લીડ પેકેજિંગ (DFN) એ પણ એક નવી ઇલેક્ટ્રોનિક પેકેજિંગ પ્રક્રિયા છે જે ON સેમિકન્ડક્ટરના વિવિધ ઘટકોમાં વ્યાપકપણે ઉપયોગમાં લેવાય છે.QFN ની સરખામણીમાં, DFN બંને બાજુઓ પર ઓછા લીડ-આઉટ ઇલેક્ટ્રોડ ધરાવે છે.
8,પ્લાસ્ટિક લીડ્ડ ચિપ કેરિયર (PLCC)
PLCC (પ્લાસ્ટિક ક્વાડ ફ્લેટ પેકેજ) ચોરસ આકાર ધરાવે છે અને તે DIP પેકેજ કરતા ઘણું નાનું છે.તેની ચારે બાજુ પિન સાથે 32 પિન છે.પીનને ટી-આકારમાં પેકેજની ચાર બાજુઓથી બહાર લાવવામાં આવે છે.તે પ્લાસ્ટિક ઉત્પાદન છે.પિન સેન્ટરનું અંતર 1.27mm છે, અને પિનની સંખ્યા 18 થી 84 સુધીની છે. J-આકારની પિન સરળતાથી વિકૃત નથી અને QFP કરતાં તેને ચલાવવા માટે સરળ છે, પરંતુ વેલ્ડીંગ પછી દેખાવનું નિરીક્ષણ કરવું વધુ મુશ્કેલ છે.PLCC પેકેજિંગ એસએમટી સરફેસ માઉન્ટિંગ ટેક્નોલોજીનો ઉપયોગ કરીને PCB પર વાયરિંગ ઇન્સ્ટોલ કરવા માટે યોગ્ય છે.તેમાં નાના કદ અને ઉચ્ચ વિશ્વસનીયતાના ફાયદા છે.PLCC પેકેજિંગ પ્રમાણમાં સામાન્ય છે અને તેનો ઉપયોગ લોજિક LSI, DLD (અથવા પ્રોગ્રામ લોજિક ડિવાઇસ) અને અન્ય સર્કિટમાં થાય છે.આ પેકેજીંગ ફોર્મ મધરબોર્ડ BIOS માં વારંવાર ઉપયોગમાં લેવાય છે, પરંતુ હાલમાં તે MOSFETs માં ઓછું સામાન્ય છે.
મુખ્ય પ્રવાહના સાહસો માટે એન્કેપ્સ્યુલેશન અને સુધારણા
CPUsમાં નીચા વોલ્ટેજ અને ઉચ્ચ પ્રવાહના વિકાસના વલણને કારણે, MOSFET ને મોટા આઉટપુટ કરંટ, નીચા ઓન-રેઝિસ્ટન્સ, ઓછી ગરમીનું ઉત્પાદન, ઝડપી ગરમીનું વિસર્જન અને નાનું કદ હોવું જરૂરી છે.ચિપ પ્રોડક્શન ટેક્નોલોજી અને પ્રક્રિયાઓમાં સુધારો કરવા ઉપરાંત, MOSFET ઉત્પાદકો પણ પેકેજિંગ ટેક્નોલોજીમાં સુધારો કરવાનું ચાલુ રાખે છે.સ્ટાન્ડર્ડ દેખાવ સ્પષ્ટીકરણો સાથે સુસંગતતાના આધારે, તેઓ નવા પેકેજીંગ આકારોની દરખાસ્ત કરે છે અને તેઓ વિકસાવેલા નવા પેકેજો માટે ટ્રેડમાર્ક નામોની નોંધણી કરે છે.
1、RENESAS WPAK, LFPAK અને LFPAK-I પેકેજો
WPAK એ રેનેસાસ દ્વારા વિકસાવવામાં આવેલ ઉચ્ચ ગરમીનું રેડિયેશન પેકેજ છે.D-PAK પેકેજનું અનુકરણ કરીને, ચિપ હીટ સિંકને મધરબોર્ડ પર વેલ્ડ કરવામાં આવે છે, અને ગરમી મધરબોર્ડ દ્વારા વિખેરી નાખવામાં આવે છે, જેથી નાનું પેકેજ WPAK પણ D-PAK ના આઉટપુટ વર્તમાન સુધી પહોંચી શકે.WPAK-D2 વાયરિંગ ઇન્ડક્ટન્સ ઘટાડવા માટે બે ઉચ્ચ/નીચું MOSFET પેકેજ કરે છે.
Renesas WPAK પેકેજ કદ
LFPAK અને LFPAK-I એ રેનેસાસ દ્વારા વિકસિત અન્ય બે નાના ફોર્મ-ફેક્ટર પેકેજો છે જે SO-8 સાથે સુસંગત છે.LFPAK D-PAK જેવું જ છે, પરંતુ D-PAK કરતાં નાનું છે.LFPAK-i હીટ સિંક દ્વારા ગરમીને દૂર કરવા માટે હીટ સિંકને ઉપરની તરફ રાખે છે.
રેનેસાસ LFPAK અને LFPAK-I પેકેજો
2. Vishay Power-PAK અને Polar-PAK પેકેજિંગ
Power-PAK એ MOSFET પેકેજ નામ છે જે Vishay Corporation દ્વારા નોંધાયેલ છે.પાવર-PAK માં બે સ્પષ્ટીકરણો શામેલ છે: પાવર-PAK1212-8 અને પાવર-PAK SO-8.
વિષય પાવર-PAK1212-8 પેકેજ
વિષય પાવર-PAK SO-8 પેકેજ
ધ્રુવીય PAK એ ડબલ-સાઇડેડ હીટ ડિસીપેશન સાથેનું નાનું પેકેજ છે અને તે Vishay ની કોર પેકેજીંગ ટેકનોલોજીમાંની એક છે.ધ્રુવીય PAK એ સામાન્ય so-8 પેકેજ જેવું જ છે.તે પેકેજની ઉપર અને નીચે બંને બાજુઓ પર વિસર્જન બિંદુઓ ધરાવે છે.પેકેજની અંદર ગરમી એકઠી કરવી સરળ નથી અને તે ઓપરેટિંગ કરંટની વર્તમાન ઘનતાને SO-8 કરતા બમણી કરી શકે છે.હાલમાં, વિષયે ધ્રુવીય PAK ટેક્નોલોજીને STMicroelectronics ને લાઇસન્સ આપ્યું છે.
વિષય ધ્રુવીય PAK પેકેજ
3. Onsemi SO-8 અને WDFN8 ફ્લેટ લીડ પેકેજો
ON સેમિકન્ડક્ટરે બે પ્રકારના ફ્લેટ-લીડ MOSFETs વિકસાવ્યા છે, જેમાંથી SO-8 સુસંગત ફ્લેટ-લીડનો ઉપયોગ ઘણા બોર્ડ દ્વારા કરવામાં આવે છે.ON સેમિકન્ડક્ટરના નવા લોન્ચ થયેલા NVMx અને NVTx પાવર MOSFETs વહન નુકસાન ઘટાડવા માટે કોમ્પેક્ટ DFN5 (SO-8FL) અને WDFN8 પેકેજોનો ઉપયોગ કરે છે.તે ડ્રાઇવરના નુકસાનને ઘટાડવા માટે નીચા QG અને ક્ષમતા પણ દર્શાવે છે.
ON સેમિકન્ડક્ટર SO-8 ફ્લેટ લીડ પેકેજ
સેમિકન્ડક્ટર WDFN8 પેકેજ પર
4. NXP LFPAK અને QLPAK પેકેજિંગ
NXP (અગાઉનું ફિલ્પ્સ) એ SO-8 પેકેજિંગ ટેકનોલોજીને LFPAK અને QLPAK માં સુધારી છે.તેમાંથી, LFPAK એ વિશ્વનું સૌથી વિશ્વસનીય પાવર SO-8 પેકેજ માનવામાં આવે છે;જ્યારે QLPAK નાના કદ અને ઉચ્ચ ગરમીના વિસર્જન કાર્યક્ષમતાની લાક્ષણિકતાઓ ધરાવે છે.સામાન્ય SO-8 ની સરખામણીમાં, QLPAK 6*5mmનો PCB બોર્ડ વિસ્તાર ધરાવે છે અને તેની થર્મલ પ્રતિકાર 1.5k/W છે.
NXP LFPAK પેકેજ
NXP QLPAK પેકેજિંગ
4. ST સેમિકન્ડક્ટર PowerSO-8 પેકેજ
STMicroelectronics ની પાવર MOSFET ચિપ પેકેજીંગ ટેક્નોલોજીમાં SO-8, PowerSO-8, PowerFLAT, DirectFET, PolarPAK, વગેરેનો સમાવેશ થાય છે. તેમાંથી પાવર SO-8 એ SO-8 નું સુધારેલું સંસ્કરણ છે.આ ઉપરાંત, PowerSO-10, PowerSO-20, TO-220FP, H2PAK-2 અને અન્ય પેકેજો છે.
STMicroelectronics Power SO-8 પેકેજ
5. ફેરચાઇલ્ડ સેમિકન્ડક્ટર પાવર 56 પેકેજ
પાવર 56 એ ફેરીચાઇલ્ડનું વિશિષ્ટ નામ છે, અને તેનું સત્તાવાર નામ DFN5×6 છે.તેનો પેકેજિંગ વિસ્તાર સામાન્ય રીતે ઉપયોગમાં લેવાતા TSOP-8 સાથે તુલનાત્મક છે, અને પાતળા પેકેજ ઘટક ક્લિયરન્સની ઊંચાઈને બચાવે છે, અને નીચેની થર્મલ-પેડ ડિઝાઇન થર્મલ પ્રતિકાર ઘટાડે છે.તેથી, ઘણા પાવર ઉપકરણ ઉત્પાદકોએ DFN5×6 જમાવ્યું છે.
ફેરચાઈલ્ડ પાવર 56 પેકેજ
6. ઇન્ટરનેશનલ રેક્ટિફાયર (IR) ડાયરેક્ટ FET પેકેજ
ડાયરેક્ટ FET SO-8 અથવા નાના ફૂટપ્રિન્ટમાં કાર્યક્ષમ ઉપલા ઠંડક પ્રદાન કરે છે અને કમ્પ્યુટર, લેપટોપ, ટેલિકોમ્યુનિકેશન્સ અને કન્ઝ્યુમર ઇલેક્ટ્રોનિક્સ સાધનોમાં AC-DC અને DC-DC પાવર કન્વર્ઝન એપ્લિકેશન માટે યોગ્ય છે.ડાયરેક્ટએફઇટીનું મેટલ કેન કન્સ્ટ્રક્શન બે બાજુઓનું હીટ ડિસીપેશન પૂરું પાડે છે, જે સ્ટાન્ડર્ડ પ્લાસ્ટિક ડિસ્ક્રીટ પેકેજોની સરખામણીમાં ઉચ્ચ-આવર્તન ડીસી-ડીસી બક કન્વર્ટરની વર્તમાન હેન્ડલિંગ ક્ષમતાઓને અસરકારક રીતે બમણી કરે છે.ડાયરેક્ટ FET પેકેજ એ રિવર્સ-માઉન્ટેડ પ્રકાર છે, જેમાં ડ્રેઇન (D) હીટ સિંકનો સામનો ઉપરની તરફ હોય છે અને મેટલ શેલથી ઢંકાયેલો હોય છે, જેના દ્વારા ગરમીનો વિસર્જન થાય છે.ડાયરેક્ટ FET પેકેજિંગ ગરમીના વિસર્જનને મોટા પ્રમાણમાં સુધારે છે અને સારી ગરમીના વિસર્જન સાથે ઓછી જગ્યા લે છે.
સારાંશ
ભવિષ્યમાં, ઈલેક્ટ્રોનિક મેન્યુફેક્ચરિંગ ઈન્ડસ્ટ્રી અલ્ટ્રા-થિન, મિનિએચરાઈઝેશન, લો વોલ્ટેજ અને ઉચ્ચ પ્રવાહની દિશામાં વિકાસ કરવાનું ચાલુ રાખે છે, MOSFETનું દેખાવ અને આંતરિક પેકેજિંગ માળખું પણ ઉત્પાદનની વિકાસ જરૂરિયાતોને વધુ સારી રીતે સ્વીકારવા બદલાશે. ઉદ્યોગ.વધુમાં, ઈલેક્ટ્રોનિક ઉત્પાદકો માટે પસંદગીની મર્યાદા ઘટાડવા માટે, મોડ્યુલરાઈઝેશન અને સિસ્ટમ-લેવલ પેકેજિંગની દિશામાં MOSFET વિકાસનું વલણ વધુને વધુ સ્પષ્ટ બનશે, અને ઉત્પાદનો કામગીરી અને ખર્ચ જેવા બહુવિધ પરિમાણોથી સંકલિત રીતે વિકસિત થશે. .MOSFET પસંદગી માટે પેકેજ એ એક મહત્વપૂર્ણ સંદર્ભ પરિબળ છે.વિવિધ ઈલેક્ટ્રોનિક ઉત્પાદનોમાં વિવિધ વિદ્યુત આવશ્યકતાઓ હોય છે, અને વિવિધ સ્થાપન વાતાવરણને પણ પરિપૂર્ણ કરવા માટે મેળ ખાતા કદના વિશિષ્ટતાઓની જરૂર હોય છે.વાસ્તવિક પસંદગીમાં, સામાન્ય સિદ્ધાંત હેઠળ વાસ્તવિક જરૂરિયાતો અનુસાર નિર્ણય લેવો જોઈએ.કેટલીક ઈલેક્ટ્રોનિક સિસ્ટમો પીસીબીના કદ અને આંતરિક ઊંચાઈ દ્વારા મર્યાદિત હોય છે.ઉદાહરણ તરીકે, સંચાર પ્રણાલીના મોડ્યુલ પાવર સપ્લાય સામાન્ય રીતે ઊંચાઈના પ્રતિબંધોને કારણે DFN5*6 અને DFN3*3 પેકેજોનો ઉપયોગ કરે છે;કેટલાક ACDC પાવર સપ્લાયમાં, અતિ-પાતળી ડિઝાઇન અથવા શેલની મર્યાદાઓને કારણે TO220 પેકેજ્ડ પાવર MOSFET ને એસેમ્બલ કરવા માટે યોગ્ય છે.આ સમયે, પિન સીધા મૂળમાં દાખલ કરી શકાય છે, જે TO247 પેકેજ્ડ ઉત્પાદનો માટે યોગ્ય નથી;કેટલીક અતિ-પાતળી ડિઝાઇનમાં ઉપકરણની પિન વાંકા અને સપાટ રાખવાની જરૂર પડે છે, જે MOSFET પસંદગીની જટિલતાને વધારશે.
MOSFET કેવી રીતે પસંદ કરવું
એક એન્જિનિયરે મને એકવાર કહ્યું હતું કે તેણે ક્યારેય MOSFET ડેટા શીટના પ્રથમ પૃષ્ઠ તરફ જોયું નથી કારણ કે "વ્યવહારિક" માહિતી ફક્ત બીજા પૃષ્ઠ પર અને તેનાથી આગળ દેખાય છે.MOSFET ડેટા શીટ પર વર્ચ્યુઅલ રીતે દરેક પૃષ્ઠ ડિઝાઇનર્સ માટે મૂલ્યવાન માહિતી ધરાવે છે.પરંતુ ઉત્પાદકો દ્વારા પ્રદાન કરવામાં આવેલ ડેટાનું અર્થઘટન કેવી રીતે કરવું તે હંમેશા સ્પષ્ટ નથી.
આ લેખ MOSFETs ની કેટલીક મુખ્ય વિશિષ્ટતાઓની રૂપરેખા આપે છે, તે ડેટાશીટ પર કેવી રીતે જણાવવામાં આવે છે અને તમારે તેમને સમજવા માટે સ્પષ્ટ ચિત્રની જરૂર છે.મોટાભાગના ઇલેક્ટ્રોનિક ઉપકરણોની જેમ, MOSFET ઓપરેટિંગ તાપમાનથી પ્રભાવિત થાય છે.તેથી તે પરીક્ષણ શરતોને સમજવું મહત્વપૂર્ણ છે કે જેના હેઠળ ઉલ્લેખિત સૂચકાંકો લાગુ કરવામાં આવે છે.તમે "ઉત્પાદન પરિચય" માં જુઓ છો તે સૂચકાંકો "મહત્તમ" અથવા "સામાન્ય" મૂલ્યો છે કે કેમ તે સમજવું પણ નિર્ણાયક છે, કારણ કે કેટલીક ડેટા શીટ્સ તેને સ્પષ્ટ કરતી નથી.
વોલ્ટેજ ગ્રેડ
પ્રાથમિક લાક્ષણિકતા જે MOSFET ને નિર્ધારિત કરે છે તે તેનું ડ્રેઇન-સોર્સ વોલ્ટેજ VDS અથવા "ડ્રેન-સોર્સ બ્રેકડાઉન વોલ્ટેજ" છે, જે સૌથી વધુ વોલ્ટેજ છે જે MOSFET જ્યારે ગેટ સ્ત્રોત અને ડ્રેઇન પ્રવાહમાં શોર્ટ-સર્ક્યુટ કરે છે ત્યારે નુકસાન વિના ટકી શકે છે. 250μA છે..VDS ને "25°C પર સંપૂર્ણ મહત્તમ વોલ્ટેજ" પણ કહેવામાં આવે છે, પરંતુ તે યાદ રાખવું અગત્યનું છે કે આ સંપૂર્ણ વોલ્ટેજ તાપમાન આધારિત છે, અને ડેટા શીટમાં સામાન્ય રીતે "VDS તાપમાન ગુણાંક" હોય છે.તમારે એ પણ સમજવાની જરૂર છે કે મહત્તમ VDS એ ડીસી વોલ્ટેજ વત્તા કોઈપણ વોલ્ટેજ સ્પાઇક્સ અને રિપલ્સ છે જે સર્કિટમાં હાજર હોઈ શકે છે.ઉદાહરણ તરીકે, જો તમે 100mV, 5ns સ્પાઇક સાથે 30V પાવર સપ્લાય પર 30V ઉપકરણનો ઉપયોગ કરો છો, તો વોલ્ટેજ ઉપકરણની સંપૂર્ણ મહત્તમ મર્યાદાને વટાવી જશે અને ઉપકરણ હિમપ્રપાત મોડમાં પ્રવેશી શકે છે.આ કિસ્સામાં, MOSFET ની વિશ્વસનીયતાની ખાતરી આપી શકાતી નથી.ઊંચા તાપમાને, તાપમાન ગુણાંક નોંધપાત્ર રીતે બ્રેકડાઉન વોલ્ટેજને બદલી શકે છે.ઉદાહરણ તરીકે, 600V ના વોલ્ટેજ રેટિંગ સાથેના કેટલાક N-ચેનલ MOSFETsમાં હકારાત્મક તાપમાન ગુણાંક હોય છે.જેમ જેમ તેઓ તેમના મહત્તમ જંકશન તાપમાનની નજીક આવે છે, તાપમાન ગુણાંક આ MOSFET ને 650V MOSFETs જેવું વર્તે છે.ઘણા MOSFET વપરાશકર્તાઓના ડિઝાઇન નિયમોમાં 10% થી 20% ના ડિરેટિંગ પરિબળની જરૂર છે.કેટલીક ડિઝાઇનમાં, વાસ્તવિક બ્રેકડાઉન વોલ્ટેજ 25°C પર રેટ કરેલ મૂલ્ય કરતાં 5% થી 10% વધારે છે તે ધ્યાનમાં લેતા, વાસ્તવિક ડિઝાઇનમાં અનુરૂપ ઉપયોગી ડિઝાઇન માર્જિન ઉમેરવામાં આવશે, જે ડિઝાઇન માટે ખૂબ જ ફાયદાકારક છે.MOSFETs ની યોગ્ય પસંદગી માટે એટલુ જ મહત્વપૂર્ણ છે કે વહન પ્રક્રિયા દરમિયાન ગેટ-સોર્સ વોલ્ટેજ VGS ની ભૂમિકા સમજવી.આ વોલ્ટેજ એ વોલ્ટેજ છે જે આપેલ મહત્તમ RDS(ચાલુ) શરત હેઠળ MOSFET નું સંપૂર્ણ વહન સુનિશ્ચિત કરે છે.આથી જ ઓન-રેઝિસ્ટન્સ હંમેશા VGS સ્તર સાથે સંબંધિત હોય છે, અને આ વોલ્ટેજ પર જ ઉપકરણ ચાલુ કરી શકાય છે.એક મહત્વપૂર્ણ ડિઝાઇન પરિણામ એ છે કે તમે RDS(ચાલુ) રેટિંગ હાંસલ કરવા માટે ઉપયોગમાં લેવાતા ન્યૂનતમ VGS કરતા ઓછા વોલ્ટેજ સાથે MOSFET ને સંપૂર્ણપણે ચાલુ કરી શકતા નથી.ઉદાહરણ તરીકે, 3.3V માઇક્રોકન્ટ્રોલર સાથે MOSFETને સંપૂર્ણ રીતે ચાલુ કરવા માટે, તમારે VGS=2.5V અથવા તેનાથી ઓછા પર MOSFET ચાલુ કરવા માટે સક્ષમ હોવું જરૂરી છે.
ઓન-રેઝિસ્ટન્સ, ગેટ ચાર્જ અને "ફિગર ઓફ મેરિટ"
MOSFET નો ઓન-રેઝિસ્ટન્સ હંમેશા એક અથવા વધુ ગેટ-ટુ-સોર્સ વોલ્ટેજ પર નિર્ધારિત થાય છે.મહત્તમ RDS(ચાલુ) મર્યાદા સામાન્ય મૂલ્ય કરતાં 20% થી 50% વધારે હોઈ શકે છે.RDS(ચાલુ) ની મહત્તમ મર્યાદા સામાન્ય રીતે 25°C ના જંકશન તાપમાન પરના મૂલ્યનો સંદર્ભ આપે છે.ઊંચા તાપમાને, RDS(ચાલુ) 30% થી 150% સુધી વધી શકે છે, જેમ કે આકૃતિ 1 માં બતાવ્યા પ્રમાણે. તાપમાન સાથે RDS(ચાલુ) ફેરફારો અને લઘુત્તમ પ્રતિકાર મૂલ્યની ખાતરી આપી શકાતી નથી, RDS(ચાલુ) પર આધારિત વર્તમાન શોધવાનું નથી. એક ખૂબ જ સચોટ પદ્ધતિ.
આકૃતિ 1 RDS(ચાલુ) મહત્તમ ઓપરેટિંગ તાપમાનના 30% થી 150% ની રેન્જમાં તાપમાન સાથે વધે છે
એન-ચેનલ અને પી-ચેનલ MOSFET બંને માટે ઓન-રેઝિસ્ટન્સ ખૂબ જ મહત્વપૂર્ણ છે.સ્વિચિંગ પાવર સપ્લાયમાં, Qg એ N-ચેનલ MOSFETs માટે એક મુખ્ય પસંદગી માપદંડ છે જેનો ઉપયોગ પાવર સપ્લાય સ્વિચ કરવા માટે થાય છે કારણ કે Qg સ્વિચિંગ નુકસાનને અસર કરે છે.આ નુકસાનની બે અસરો છે: એક સ્વિચિંગ સમય જે MOSFET ને ચાલુ અને બંધને અસર કરે છે;બીજી દરેક સ્વિચિંગ પ્રક્રિયા દરમિયાન ગેટ કેપેસીટન્સ ચાર્જ કરવા માટે જરૂરી ઊર્જા છે.ધ્યાનમાં રાખવાની એક વાત એ છે કે Qg ગેટ-સ્રોત વોલ્ટેજ પર આધાર રાખે છે, ભલે નીચા Vgs નો ઉપયોગ કરવાથી સ્વિચિંગ નુકસાન ઘટે.સ્વિચિંગ એપ્લીકેશનમાં ઉપયોગ માટે બનાવાયેલ MOSFET ની તુલના કરવાની ઝડપી રીત તરીકે, ડિઝાઇનર્સ વારંવાર વહન નુકસાન માટે RDS(ઓન) અને સ્વિચિંગ નુકસાન માટે Qg ધરાવતા એકવચન સૂત્રનો ઉપયોગ કરે છે: RDS(on)xQg.આ "ગુણવત્તાનો આંકડો" (એફઓએમ) ઉપકરણના પ્રદર્શનનો સારાંશ આપે છે અને MOSFET ને લાક્ષણિક અથવા મહત્તમ મૂલ્યોની દ્રષ્ટિએ સરખામણી કરવાની મંજૂરી આપે છે.સમગ્ર ઉપકરણોમાં ચોક્કસ સરખામણી સુનિશ્ચિત કરવા માટે, તમારે ખાતરી કરવાની જરૂર છે કે સમાન VGS નો ઉપયોગ RDS(ચાલુ) અને Qg માટે થાય છે, અને પ્રકાશનમાં સામાન્ય અને મહત્તમ મૂલ્યો એકસાથે મિશ્રિત થતા નથી.લોઅર FOM તમને એપ્લીકેશન સ્વિચ કરવામાં વધુ સારું પ્રદર્શન આપશે, પરંતુ તેની ખાતરી નથી.શ્રેષ્ઠ સરખામણી પરિણામો ફક્ત વાસ્તવિક સર્કિટમાં જ મેળવી શકાય છે, અને કેટલાક કિસ્સાઓમાં દરેક MOSFET માટે સર્કિટને ફાઇન-ટ્યુન કરવાની જરૂર પડી શકે છે.રેટ કરેલ વર્તમાન અને પાવર ડિસીપેશન, વિવિધ પરીક્ષણ પરિસ્થિતિઓના આધારે, મોટાભાગના MOSFETs ડેટા શીટમાં એક અથવા વધુ સતત ડ્રેઇન કરંટ ધરાવે છે.રેટિંગ નિર્દિષ્ટ કેસ તાપમાન (દા.ત. TC=25°C), અથવા આસપાસના તાપમાન (દા.ત. TA=25°C) પર છે કે કેમ તે જાણવા માટે તમારે ડેટા શીટને ધ્યાનથી જોવાની જરૂર પડશે.આમાંથી કયું મૂલ્ય સૌથી વધુ સુસંગત છે તે ઉપકરણની લાક્ષણિકતાઓ અને એપ્લિકેશન પર આધારિત છે (આકૃતિ 2 જુઓ).
આકૃતિ 2 તમામ સંપૂર્ણ મહત્તમ વર્તમાન અને પાવર મૂલ્યો વાસ્તવિક ડેટા છે
હેન્ડહેલ્ડ ઉપકરણોમાં ઉપયોગમાં લેવાતા નાના સરફેસ માઉન્ટ ઉપકરણો માટે, સૌથી વધુ સુસંગત વર્તમાન સ્તર 70 ° સેના આસપાસના તાપમાને હોઈ શકે છે.હીટ સિંક અને ફરજિયાત હવા ઠંડકવાળા મોટા ઉપકરણો માટે, વર્તમાન સ્તર TA=25℃ વાસ્તવિક પરિસ્થિતિની નજીક હોઈ શકે છે.કેટલાક ઉપકરણો માટે, ડાઇ તેના મહત્તમ જંકશન તાપમાને પેકેજ મર્યાદા કરતાં વધુ વર્તમાનને હેન્ડલ કરી શકે છે.કેટલીક ડેટા શીટ્સમાં, આ "ડાઇ-લિમિટેડ" વર્તમાન સ્તર "પેકેજ-મર્યાદિત" વર્તમાન સ્તરની વધારાની માહિતી છે, જે તમને ડાઇની મજબૂતતાનો ખ્યાલ આપી શકે છે.સમાન વિચારણાઓ સતત પાવર ડિસીપેશન પર લાગુ થાય છે, જે માત્ર તાપમાન પર જ નહીં પરંતુ સમયસર પણ આધાર રાખે છે.TA=70℃ પર 10 સેકન્ડ માટે PD=4W પર સતત કાર્યરત ઉપકરણની કલ્પના કરો."સતત" સમયગાળો શું બનાવે છે તે MOSFET પેકેજના આધારે બદલાય છે, તેથી તમે 10 સેકન્ડ, 100 સેકન્ડ અથવા 10 મિનિટ પછી પાવર ડિસીપેશન કેવું દેખાય છે તે જોવા માટે ડેટાશીટમાંથી સામાન્યકૃત થર્મલ ક્ષણિક અવબાધ પ્લોટનો ઉપયોગ કરવા માંગો છો. .આકૃતિ 3 માં બતાવ્યા પ્રમાણે, 10-સેકન્ડના પલ્સ પછી આ વિશિષ્ટ ઉપકરણનો થર્મલ પ્રતિકાર ગુણાંક આશરે 0.33 છે, જેનો અર્થ છે કે એક વાર પેકેજ આશરે 10 મિનિટ પછી થર્મલ સંતૃપ્તિ સુધી પહોંચે છે, ત્યારે ઉપકરણની ઉષ્મા વિસર્જન ક્ષમતા 4W ને બદલે માત્ર 1.33W છે. .જો કે સારી ઠંડક હેઠળ ઉપકરણની ગરમીનું વિસર્જન કરવાની ક્ષમતા લગભગ 2W સુધી પહોંચી શકે છે.
આકૃતિ 3 જ્યારે પાવર પલ્સ લાગુ કરવામાં આવે ત્યારે MOSFET નો થર્મલ પ્રતિકાર
વાસ્તવમાં, અમે MOSFET ને કેવી રીતે પસંદ કરવું તે ચાર પગલાંઓમાં વિભાજિત કરી શકીએ છીએ.
પ્રથમ પગલું: N ચેનલ અથવા P ચેનલ પસંદ કરો
તમારી ડિઝાઇન માટે યોગ્ય ઉપકરણ પસંદ કરવાનું પ્રથમ પગલું એ નક્કી કરવાનું છે કે N-ચેનલ અથવા P-ચેનલ MOSFET નો ઉપયોગ કરવો.સામાન્ય પાવર એપ્લિકેશનમાં, જ્યારે MOSFET જમીન સાથે જોડાયેલ હોય છે અને લોડ મુખ્ય વોલ્ટેજ સાથે જોડાયેલ હોય છે, ત્યારે MOSFET લો-સાઇડ સ્વીચ બનાવે છે.લો-સાઇડ સ્વીચમાં, ઉપકરણને બંધ અથવા ચાલુ કરવા માટે જરૂરી વોલ્ટેજને ધ્યાનમાં રાખીને N-ચેનલ MOSFET નો ઉપયોગ કરવો જોઈએ.જ્યારે MOSFET બસ સાથે જોડાયેલ હોય અને જમીન પર લોડ થાય, ત્યારે હાઇ-સાઇડ સ્વીચનો ઉપયોગ થાય છે.પી-ચેનલ MOSFET નો ઉપયોગ સામાન્ય રીતે આ ટોપોલોજીમાં થાય છે, જે વોલ્ટેજ ડ્રાઈવની વિચારણાઓને કારણે પણ છે.તમારી એપ્લિકેશન માટે યોગ્ય ઉપકરણ પસંદ કરવા માટે, તમારે ઉપકરણને ચલાવવા માટે જરૂરી વોલ્ટેજ અને તમારી ડિઝાઇનમાં તે કરવાની સૌથી સરળ રીત નક્કી કરવી આવશ્યક છે.આગળનું પગલું એ જરૂરી વોલ્ટેજ રેટિંગ અથવા ઉપકરણ ટકી શકે તે મહત્તમ વોલ્ટેજ નક્કી કરવાનું છે.વોલ્ટેજ રેટિંગ જેટલું ઊંચું છે, ઉપકરણની કિંમત વધારે છે.વ્યવહારુ અનુભવ મુજબ, રેટ કરેલ વોલ્ટેજ મુખ્ય વોલ્ટેજ અથવા બસ વોલ્ટેજ કરતા વધારે હોવો જોઈએ.આ પૂરતું રક્ષણ પૂરું પાડશે જેથી MOSFET નિષ્ફળ ન થાય.MOSFET પસંદ કરતી વખતે, મહત્તમ વોલ્ટેજ નક્કી કરવું જરૂરી છે જે ડ્રેઇનથી સ્ત્રોત સુધી સહન કરી શકાય છે, એટલે કે, મહત્તમ VDS.તે જાણવું અગત્યનું છે કે મહત્તમ વોલ્ટેજ MOSFET તાપમાન સાથેના ફેરફારોનો સામનો કરી શકે છે.ડિઝાઇનરોએ સમગ્ર ઓપરેટિંગ તાપમાન શ્રેણીમાં વોલ્ટેજની વિવિધતાઓનું પરીક્ષણ કરવું આવશ્યક છે.સર્કિટ નિષ્ફળ નહીં થાય તેની ખાતરી કરવા માટે રેટેડ વોલ્ટેજમાં આ વિવિધતા શ્રેણીને આવરી લેવા માટે પૂરતો માર્જિન હોવો આવશ્યક છે.અન્ય સલામતી પરિબળો કે જેને ડિઝાઇન એન્જિનિયરોએ ધ્યાનમાં લેવાની જરૂર છે તેમાં મોટર્સ અથવા ટ્રાન્સફોર્મર્સ જેવા ઇલેક્ટ્રોનિક્સ સ્વિચિંગ દ્વારા પ્રેરિત વોલ્ટેજ ટ્રાંસિયન્ટ્સનો સમાવેશ થાય છે.વિવિધ કાર્યક્રમો માટે રેટેડ વોલ્ટેજ બદલાય છે;સામાન્ય રીતે, પોર્ટેબલ ઉપકરણો માટે 20V, FPGA પાવર સપ્લાય માટે 20-30V, અને 85-220VAC એપ્લિકેશન્સ માટે 450-600V.
પગલું 2: રેટ કરેલ વર્તમાન નક્કી કરો
બીજું પગલું એ MOSFET નું વર્તમાન રેટિંગ પસંદ કરવાનું છે.સર્કિટ રૂપરેખાંકન પર આધાર રાખીને, આ રેટ કરેલ વર્તમાન મહત્તમ વર્તમાન હોવો જોઈએ જે તમામ સંજોગોમાં લોડનો સામનો કરી શકે છે.વોલ્ટેજની સ્થિતિની જેમ, ડિઝાઇનરે ખાતરી કરવી જોઈએ કે પસંદ કરેલ MOSFET આ વર્તમાન રેટિંગનો સામનો કરી શકે છે, પછી ભલે સિસ્ટમ વર્તમાન સ્પાઇક્સ જનરેટ કરે.બે વર્તમાન સ્થિતિઓ સતત સ્થિતિ અને પલ્સ સ્પાઇક છે.સતત વહન મોડમાં, MOSFET સ્થિર સ્થિતિમાં છે, જ્યાં ઉપકરણ દ્વારા સતત પ્રવાહ વહે છે.પલ્સ સ્પાઇક એ ઉપકરણમાંથી વહેતા મોટા ઉછાળા (અથવા સ્પાઇક કરંટ) નો સંદર્ભ આપે છે.એકવાર આ શરતો હેઠળ મહત્તમ પ્રવાહ નક્કી થઈ જાય, તે ફક્ત એક ઉપકરણ પસંદ કરવાની બાબત છે જે આ મહત્તમ વર્તમાનને નિયંત્રિત કરી શકે.રેટ કરેલ વર્તમાન પસંદ કર્યા પછી, વહન નુકશાનની પણ ગણતરી કરવી આવશ્યક છે.વાસ્તવિક પરિસ્થિતિઓમાં, MOSFET એ આદર્શ ઉપકરણ નથી કારણ કે વહન પ્રક્રિયા દરમિયાન વિદ્યુત ઉર્જાની ખોટ થાય છે, જેને વહન નુકશાન કહેવાય છે.MOSFET જ્યારે "ચાલુ" હોય ત્યારે વેરીએબલ રેઝિસ્ટરની જેમ વર્તે છે, જે ઉપકરણના RDS(ON) દ્વારા નક્કી થાય છે અને તાપમાન સાથે નોંધપાત્ર રીતે બદલાય છે.ઉપકરણના પાવર લોસની ગણતરી Iload2×RDS(ON) દ્વારા કરી શકાય છે.તાપમાન સાથે ઓન-રેઝિસ્ટન્સ બદલાતું હોવાથી, પાવર લોસ પણ પ્રમાણસર બદલાશે.MOSFET પર VGS જેટલું ઊંચું વોલ્ટેજ લાગુ થશે, RDS(ON) જેટલું નાનું હશે;તેનાથી વિપરીત, RDS(ON) જેટલું ઊંચું હશે.સિસ્ટમ ડિઝાઇનર માટે, આ તે છે જ્યાં સિસ્ટમ વોલ્ટેજના આધારે ટ્રેડ-ઓફ આવે છે.પોર્ટેબલ ડિઝાઇન માટે, ઓછા વોલ્ટેજનો ઉપયોગ કરવો સરળ (અને વધુ સામાન્ય) છે, જ્યારે ઔદ્યોગિક ડિઝાઇન માટે, ઉચ્ચ વોલ્ટેજનો ઉપયોગ કરી શકાય છે.નોંધ કરો કે RDS(ON) પ્રતિકાર વર્તમાન સાથે થોડો વધશે.RDS(ON) રેઝિસ્ટરના વિવિધ વિદ્યુત પરિમાણોમાં ભિન્નતા ઉત્પાદક દ્વારા પૂરી પાડવામાં આવેલ તકનીકી ડેટા શીટમાં મળી શકે છે.ટેક્નોલોજીની ઉપકરણની લાક્ષણિકતાઓ પર નોંધપાત્ર અસર પડે છે, કારણ કે કેટલીક ટેક્નોલોજીઓ જ્યારે મહત્તમ VDS વધારતી હોય ત્યારે RDS(ON) વધારવાનું વલણ ધરાવે છે.આવી ટેક્નોલોજી માટે, જો તમે VDS અને RDS(ON) ઘટાડવાનો ઇરાદો ધરાવો છો, તો તમારે ચિપનું કદ વધારવું પડશે, જેનાથી મેચિંગ પેકેજનું કદ અને સંબંધિત વિકાસ ખર્ચમાં વધારો થશે.ઉદ્યોગમાં ઘણી તકનીકો છે જે ચિપના કદમાં વધારાને નિયંત્રિત કરવાનો પ્રયાસ કરી રહી છે, જેમાંથી સૌથી મહત્વપૂર્ણ ચેનલ અને ચાર્જ સંતુલન તકનીકો છે.ટ્રેન્ચ ટેક્નોલોજીમાં, ઊંડી ખાઈને વેફરમાં જડિત કરવામાં આવે છે, જે સામાન્ય રીતે ઓછા વોલ્ટેજ માટે આરક્ષિત હોય છે, જેથી ઓન-રેઝિસ્ટન્સ RDS(ON)ને ઘટાડવામાં આવે.RDS(ON) પર મહત્તમ VDS ની અસર ઘટાડવા માટે, વિકાસ પ્રક્રિયા દરમિયાન એપિટેક્સિયલ ગ્રોથ કૉલમ/એચિંગ કૉલમ પ્રક્રિયાનો ઉપયોગ કરવામાં આવ્યો હતો.ઉદાહરણ તરીકે, Fairchild સેમિકન્ડક્ટરે SuperFET નામની ટેક્નોલોજી વિકસાવી છે જે RDS(ON) ઘટાડા માટે વધારાના ઉત્પાદન પગલાં ઉમેરે છે.RDS(ON) પર આ ધ્યાન મહત્વપૂર્ણ છે કારણ કે પ્રમાણભૂત MOSFET ના બ્રેકડાઉન વોલ્ટેજમાં વધારો થાય છે, RDS(ON) ઝડપથી વધે છે અને ડાઇ કદમાં વધારો તરફ દોરી જાય છે.SuperFET પ્રક્રિયા RDS(ON) અને વેફરના કદ વચ્ચેના ઘાતાંકીય સંબંધને રેખીય સંબંધમાં બદલી નાખે છે.આ રીતે, SuperFET ઉપકરણો 600V સુધીના બ્રેકડાઉન વોલ્ટેજ સાથે પણ નાના ડાઇ સાઇઝમાં આદર્શ નીચા RDS(ON) હાંસલ કરી શકે છે.પરિણામ એ છે કે વેફરનું કદ 35% સુધી ઘટાડી શકાય છે.અંતિમ વપરાશકર્તાઓ માટે, આનો અર્થ પેકેજના કદમાં નોંધપાત્ર ઘટાડો થાય છે.
પગલું ત્રણ: થર્મલ જરૂરિયાતો નક્કી કરો
MOSFET પસંદ કરવાનું આગલું પગલું એ સિસ્ટમની થર્મલ આવશ્યકતાઓની ગણતરી કરવાનું છે.ડિઝાઇનરોએ બે અલગ-અલગ દૃશ્યોને ધ્યાનમાં લેવું જોઈએ, સૌથી ખરાબ પરિસ્થિતિ અને વાસ્તવિક-વિશ્વનું દૃશ્ય.સૌથી ખરાબ-કેસ ગણતરી પરિણામનો ઉપયોગ કરવાની ભલામણ કરવામાં આવે છે, કારણ કે આ પરિણામ સલામતીનું મોટું માર્જિન પૂરું પાડે છે અને ખાતરી કરે છે કે સિસ્ટમ નિષ્ફળ જશે નહીં.કેટલાક માપન ડેટા પણ છે જેને MOSFET ડેટા શીટ પર ધ્યાન આપવાની જરૂર છે;જેમ કે પેકેજ્ડ ઉપકરણના સેમિકન્ડક્ટર જંકશન અને પર્યાવરણ વચ્ચે થર્મલ પ્રતિકાર અને મહત્તમ જંકશન તાપમાન.ઉપકરણનું જંકશન તાપમાન મહત્તમ આસપાસના તાપમાન વત્તા થર્મલ પ્રતિકાર અને પાવર ડિસીપેશન (જંકશન તાપમાન = મહત્તમ આસપાસનું તાપમાન + [થર્મલ રેઝિસ્ટન્સ × પાવર ડિસીપેશન]) ના ઉત્પાદન જેટલું છે.આ સમીકરણ મુજબ, સિસ્ટમના મહત્તમ પાવર ડિસીપેશનને ઉકેલી શકાય છે, જે વ્યાખ્યા દ્વારા I2×RDS(ON) ની બરાબર છે.ડિઝાઈનર એ ઉપકરણમાંથી પસાર થતો મહત્તમ પ્રવાહ નક્કી કર્યો હોવાથી, RDS(ON) ની ગણતરી વિવિધ તાપમાને કરી શકાય છે.તે નોંધવું યોગ્ય છે કે સરળ થર્મલ મોડલ્સ સાથે કામ કરતી વખતે, ડિઝાઇનરોએ સેમિકન્ડક્ટર જંકશન/ડિવાઈસ કેસ અને કેસ/પર્યાવરણની થર્મલ ક્ષમતાને પણ ધ્યાનમાં લેવી જોઈએ;આ માટે જરૂરી છે કે પ્રિન્ટેડ સર્કિટ બોર્ડ અને પેકેજ તરત જ ગરમ ન થાય.હિમપ્રવાહના ભંગાણનો અર્થ એ છે કે સેમિકન્ડક્ટર ઉપકરણ પર રિવર્સ વોલ્ટેજ મહત્તમ મૂલ્ય કરતાં વધી જાય છે અને ઉપકરણમાં વર્તમાનને વધારવા માટે એક મજબૂત ઇલેક્ટ્રિક ક્ષેત્ર બનાવે છે.આ પ્રવાહ પાવરને વિખેરી નાખશે, ઉપકરણનું તાપમાન વધારશે અને સંભવતઃ ઉપકરણને નુકસાન પહોંચાડશે.સેમિકન્ડક્ટર કંપનીઓ ઉપકરણો પર હિમપ્રપાત પરીક્ષણ કરશે, તેમના હિમપ્રપાત વોલ્ટેજની ગણતરી કરશે અથવા ઉપકરણની મજબૂતાઈનું પરીક્ષણ કરશે.રેટ કરેલ હિમપ્રપાત વોલ્ટેજની ગણતરી કરવા માટે બે પદ્ધતિઓ છે;એક છે આંકડાકીય પદ્ધતિ અને બીજી છે થર્મલ ગણતરી.થર્મલ ગણતરીનો વ્યાપક ઉપયોગ થાય છે કારણ કે તે વધુ વ્યવહારુ છે.ઘણી કંપનીઓએ તેમના ઉપકરણ પરીક્ષણની વિગતો આપી છે.ઉદાહરણ તરીકે, Fairchild સેમિકન્ડક્ટર "Power MOSFET Avalanche Guidelines" પ્રદાન કરે છે (Power MOSFET Avalanche Guidelines-Fairchild વેબસાઇટ પરથી ડાઉનલોડ કરી શકાય છે).કમ્પ્યુટિંગ ઉપરાંત, ટેક્નોલોજીનો હિમપ્રપાત અસર પર પણ મોટો પ્રભાવ છે.ઉદાહરણ તરીકે, ડાઇ કદમાં વધારો હિમપ્રપાત પ્રતિકાર વધારે છે અને આખરે ઉપકરણની મજબૂતાઈમાં વધારો કરે છે.અંતિમ વપરાશકર્તાઓ માટે, આનો અર્થ એ છે કે સિસ્ટમમાં મોટા પેકેજોનો ઉપયોગ કરવો.
પગલું 4: સ્વિચ પ્રદર્શન નક્કી કરો
MOSFET પસંદ કરવાનું અંતિમ પગલું એ MOSFET ની સ્વિચિંગ કામગીરી નક્કી કરવાનું છે.ત્યાં ઘણા પરિમાણો છે જે સ્વિચિંગ પ્રદર્શનને અસર કરે છે, પરંતુ સૌથી મહત્વપૂર્ણ છે ગેટ/ડ્રેન, ગેટ/સોર્સ અને ડ્રેઇન/સોર્સ કેપેસીટન્સ.આ કેપેસિટર્સ ઉપકરણમાં સ્વિચિંગ ખોટ બનાવે છે કારણ કે જ્યારે પણ તેઓ સ્વિચ કરે છે ત્યારે તે ચાર્જ થાય છે.તેથી MOSFET ની સ્વિચિંગ ઝડપ ઓછી થાય છે, અને ઉપકરણની કાર્યક્ષમતા પણ ઓછી થાય છે.સ્વિચિંગ દરમિયાન ઉપકરણમાં કુલ નુકસાનની ગણતરી કરવા માટે, ડિઝાઇનરે ટર્ન-ઑન (ઇઓન) દરમિયાન થયેલા નુકસાનની અને ટર્ન-ઑફ (ઇઓફ) દરમિયાન થયેલા નુકસાનની ગણતરી કરવી આવશ્યક છે.MOSFET સ્વીચની કુલ શક્તિ નીચેના સમીકરણ દ્વારા વ્યક્ત કરી શકાય છે: Psw=(Eon+Eoff)×સ્વિચિંગ આવર્તન.સ્વિચિંગ પરફોર્મન્સ પર ગેટ ચાર્જ (Qgd) સૌથી વધુ અસર કરે છે.સ્વિચિંગ પરફોર્મન્સના મહત્વના આધારે, આ સ્વિચિંગ સમસ્યાને ઉકેલવા માટે સતત નવી તકનીકો વિકસાવવામાં આવી રહી છે.ચિપનું કદ વધારવાથી ગેટ ચાર્જ વધે છે;આ ઉપકરણનું કદ વધારે છે.સ્વિચિંગ નુકસાન ઘટાડવા માટે, ચેનલ જાડા તળિયે ઓક્સિડેશન જેવી નવી તકનીકો ઉભરી આવી છે, જેનો હેતુ ગેટ ચાર્જ ઘટાડવાનો છે.ઉદાહરણ તરીકે, નવી ટેક્નોલોજી SuperFET વહન નુકશાન ઘટાડી શકે છે અને RDS(ON) અને ગેટ ચાર્જ (Qg) ઘટાડીને સ્વિચિંગ કામગીરીમાં સુધારો કરી શકે છે.આ રીતે, MOSFETs સ્વિચિંગ દરમિયાન હાઇ-સ્પીડ વોલ્ટેજ ટ્રાન્ઝિયન્ટ્સ (dv/dt) અને વર્તમાન ટ્રાન્ઝિઅન્ટ્સ (di/dt) નો સામનો કરી શકે છે અને ઉચ્ચ સ્વિચિંગ ફ્રીક્વન્સીઝ પર પણ વિશ્વસનીય રીતે કાર્ય કરી શકે છે.
પોસ્ટનો સમય: ઑક્ટો-23-2023
